DDR SDRAM,DDR SDRAM的簡介，與SDRAM的區(qū)別，時序介紹，說明，結構等
DDR SDRAM與SDRAM的不同主要體現(xiàn)在以下幾個方面：
(1) 初始化。SDRAM在開始使用前要進行初始化，這項工作主要是對模式寄存器進行設置，即MRS。DDR SDRAM與SDRAM一樣，在開機時也要進行MRS，不過由于操作功能的增多，DDR SDRAM在MRS之前還增加了一個擴展模式寄存器設置(EMRS)過程。這個擴展模式寄存器對DLL的有效與禁止、輸出驅動強度等功能實施控制。
(2) 時鐘。前面介紹SDRAM時已經(jīng)看到，SDRAM的讀/寫采用單一時鐘。在DDR SDRAM工作中要用差分時鐘，也就是兩個時鐘，一個是CLK，另一個是與之反相的CK#。
CK#并不能被理解為第二個觸發(fā)時鐘(可以在講述DDR原理時簡單地這么比喻)，它能起到觸發(fā)時鐘校準的作用。由于數(shù)據(jù)是在CLK的上下沿觸發(fā)的，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求對CLK的上下沿間距要有精確的控制。但因為溫度、電阻性能的改變等原因，CLK上下沿間距可能發(fā)生變化，此時與其反相的CK#就起到糾正的作用(CLK上升快下降慢，CK#則是上升慢下降快)。而由于上下沿觸發(fā)的原因，也使CL＝1.5或2.5成為可能，并容易實現(xiàn)。
(3) 數(shù)據(jù)選取(DQS)脈沖。DQS是DDR SDRAM中的重要信號，其功能主要用來在一個時鐘周期內準確地區(qū)分出每個傳輸周期，并使數(shù)據(jù)得以準確接收。每一塊DDR SDRAM芯片都有一個雙向的DQS信號線。在寫入時，它用來傳送由北橋發(fā)來的DQS信號；在讀取時，則由芯片生成DQS向北橋發(fā)送�？梢哉f，DQS就是數(shù)據(jù)的同步信號。
(4) 寫入延時。在寫入時，與SDRAM的0延時不一樣，DDRSDRAM的寫入延遲已經(jīng)不是0了。在發(fā)出寫入命令后，DQS與寫入數(shù)據(jù)要等一段時間才會送達。這個周期被稱為DQS相對于寫入命令的延遲時間。
為什么會有這樣的延遲呢？原因也在于同步，畢竟在一個時鐘周期內進行兩次傳送需要很高的控制精度，它必須要等接收方做好充分的準備才行。tDQSS是DDR內存寫入操作的一個重要參數(shù)，太短的話恐怕接收有誤，太長則會造成總線空閑。tDQSS最短不能小于0.75個時鐘周期，最長不能超過1.25個時鐘周期。
